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这项技术将会成为提高3DNANDFLASH竞争力的关键

本文摘要:CellonPeripheralCircuit(以下全称CellonPeri)结构由美光(Micron)与英特尔(Intel)阵营研发,使用将3DNANDFlash晶胞(Cell)数组堆栈在外围电路CMOS逻辑IC上的方式,以削减采行3DNANDFlash解决方案的芯片面积。

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CellonPeripheralCircuit(以下全称CellonPeri)结构由美光(Micron)与英特尔(Intel)阵营研发,使用将3DNANDFlash晶胞(Cell)数组堆栈在外围电路CMOS逻辑IC上的方式,以削减采行3DNANDFlash解决方案的芯片面积。DIGITIMESResearch仔细观察,三星电子(SamsungElectronics)已明确提出类似于此一结构的COP(CellOverPeri)方案,将不利统合组件厂(IntegratedDeviceManufacturer;IDM)三星、东芝(Toshiba)提高其3DNANDFlash竞争力。  然而,CellonPeri结构将原本在有所不同制程制作的3DNANDFlash与逻辑电路融合于单一制程,虽有其优点,但仅存诸多课题,还包括涉及产线与设备须要伸延、不断扩大,将造成业者的资本开支减少,且3DNANDFlash经高温制程后,惧因高温而毁坏下方CMOS电路,将影响良率。

  由于三星同时生产3DNANDFlash与逻辑电路,如CellonPeri结构能克服良率与成本等问题,有望沦为其谋求苹果(Apple)应用于处理器(ApplicationProcessor;AP)订单的优势,而东芝半导体事业涵括3DNANDFlash与系统LSI,美光与英特尔阵营均可融合双方3DNANDFlash与CPU,运用CellonPeri结构,有助其提高3DNANDFlash竞争力。  另外,3DNANDFlash若引入CellonPeri结构,由于在构成外围区域后,须要经过化学机械研磨(ChemicalMechanicalPolishing;CMP)制程使之平缓化,才能于其上构成3DNANDFlash晶胞数组,将使得CMP制程的重要性提升。  CellonPeri结构不利采行3DNANDFlash解决方案削减芯片面积  CellonPeri系由美光与英特尔阵营所研发,其与PeriunderCell是完全相同概念,意味再行构成外围(Peripheral)区域后,再行堆栈晶胞,也就是运用将3DNANDFlash晶胞数组堆栈在外围电路CMOS逻辑IC上的方式,削减采行3DNANDFlash解决方案的芯片面积。

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  明确而言,CellonPeri结构将字符线译码电路与感测放大器(SenseAmplifier)电路置放下层,且将3DNANDFlash晶胞数组置放上层。  为此,CellonPeri结构须要减少大约4层的金属配线,其中2层金属配线位在3DNANDFlash晶胞数组下方,用来链接上方3DNANDFlash晶胞数组及下方CMOS电路。

  至于另2层金属配线,则在3DNANDFlash晶胞数组上方,分别为位线与电源总线(Bus)。  美光与英特尔阵营于3DNANDFlash所研发的CellonPeri结构    数据源:美光、英特尔、南韩NH投资证券  换回个方式比喻,CellonPeri结构如同将商店街设在住宅下方的住商混合大楼,不利于节省土地面积,反观既有结构则如同住宅与商业用途各自分离的两栋大楼,须要较小土地面积。  CellonPeri结构不利采行3DNANDFlash解决方案削减芯片面积示意图    数据源:南韩NH投资证券  由于外围区域占到整体3DNANDFlash大约30%面积,将3DNANDFlash晶胞数组堆栈在外围电路之上,有助使用3DNANDFlash解决方案削减芯片面积。


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